+7 (812) 494-9090
Обратная связьEnglish
Главная → Статьи → Радиолокация → Инновационный алгоритм цифровой обработки широкополосных сигналов в современной архитектуре АФАР РЛС
Версия для печати

Инновационный алгоритм цифровой обработки широкополосных сигналов в современной архитектуре АФАР РЛС

10 апреля 2018

В современных РЛС многие стандартные функции ВЧ-блока (например, настройка частоты или преобразование с понижением частоты) переносятся в цифровую область и могут быть реализованы на ПЛИС. С одной стороны, это позволяет значительно уменьшить размер конечного устройства и упростить размещение приёмного модуля на различных уровнях РЛС, с другой — современные устройства с ПЛИС не поддерживают ТЧ с необходимыми свойствами. Представляем перевод статьи, где рассматриваются алгоритмы, эффективно выполняющие задачи в цифровом виде, которые обычно выполнялись с помощью аналоговой аппаратуры.

Авторы:
Роберто Лалли (Roberto Lalli),
Катерина Раписарда (Caterina Rapisarda),
Алессандро Мануале (Alessandro Manuale),
Валерио Токка (Valerio Tocca),
Land & Naval Defence Electronics Leonardo S.p.A.




Технология дискретизации ВЧ-сигналов, уже доступная на диапазонах L, S и C, позволяет обрабатывать всю рабочую полосу РЛС. В данном случае для расширения возможностей цифровой обработки был разработан инновационный алгоритм цифровой обработки широкополосных сигналов с использованием ПЛИС на РЛС. Такой алгоритм обеспечивает цифровую обработку широкополосных сигналов с тактовой частотой (ТЧ) ПЛИС, которая намного ниже частоты Найквиста. Также алгоритм может применяться для снижения ТЧ ПЛИС и, следовательно, энергопотребления, что является актуальной проблемой для модулей малого размера и веса. Далее рассматривается функциональность, производительность и реализация ПЛИС для данного алгоритма.


Введение

Стандартные РЛС военного назначения используют метод скачкообразной перестройки частоты в качестве противодействия угрозам: в рабочем диапазоне частот РЛС генерируется узкополосный сигнал, после чего с помощью гетеродина с быстрой перестройкой частоты (англ. Agile Local Oscillator, ALO) осуществляется сдвиг частоты. Сигналы, характеризующиеся широкой мгновенной полосой пропускания, необходимы для построения изображений, связи и других назначений. Современные системы дискретизации ВЧ-сигналов обеспечивают взятие отсчётов для всего рабочего диапазона частот РЛС [1], [2] и на уровне определенной части антенной решетки, и на уровне одного антенного элемента. Этот подход обеспечивает при цифровой обработке данных реализацию такого стандартного аналогового функционала, как быстрая перестройка частоты. Несмотря на то, что новейшие технологии предлагают использование устройств с АЦП с высокой частотой дискретизации, современные устройства с ПЛИС не поддерживают ТЧ, необходимую для управления такими сигналами, становясь, на первый взгляд, реальным ограничением нового подхода в архитектурах РЛС. Для преодоления этого ограничения и реализации широкополосного и полностью цифрового приемного модуля представлен новый метод цифровой обработки сигналов, позволяющий управлять широкополосными сигналами на базе стандартных ПЛИС.


Широкополосный полностью цифровой приёмник: архитектура и недостатки
Последнее поколение АЦП (например, ADC12DJ3200 Texas Instruments или AD9208 Analog Devices) имеет ВЧ-диапазон с ТЧ свыше 6 GSPS (Giga Samples Per Second — млрд выборок в секунду) и не менее 12 бит вертикального разрешения; стандартный интерфейс взаимодействия с ПЛИС управляется по стандартному протоколу JESD204B. Такие устройства являются технологическим прорывом в разработке и реализации компактных полностью цифровых приёмников. В такой архитектуре стандартный функционал ВЧ-блока РЛС, как, например, настройка частоты, фильтрация или преобразование с понижением частоты, переносится в цифровую область.

Схема работы полностью цифрового приемника представлена на рисунке 1: принятый сигнал усиливается, фильтруется и оцифровывается относительно несущей частоты. Аналоговые и ВЧ-каналы значительно упрощены, поскольку супергетеродинная архитектура устраняется, а коррекция фазы и амплитуды и формирование диаграммы направленности могут быть реализованы в цифровом формате на ПЛИС. Уменьшение размера и веса, вызванное таким решением, упростит установку приёмного модуля на различных уровнях РЛС: от определённой части антенной решётки до одного антенного элемента.

Рисунок 1. Структурная схема, описывающая работу полностью цифрового приёмника широкополосного сигнала.
Рисунок 1. Структурная схема, описывающая работу полностью цифрового
приёмника широкополосного сигнала.


В этом контексте одной из главных задач является реализация алгоритмов, эффективно выполняющих в цифровом виде то, что обычно выполнялось с помощью аналоговой аппаратуры; способных управлять огромными объёмами данных (что больше не требуется в широкополосных радиолокационных приложениях, но требуется в полностью цифровых приёмниках в связи с отсутствием гетеродина).

Согласно теореме Найквиста — Шеннона (теорема Котельникова, теорема отсчётов) [3], частота дискретизации на АЦП должна быть, по крайнем мере, в 2 раза больше полезной частоты (см. рисунок 2). Выделенная серым часть представляет собой рабочую полосу частот, а выделенная синим – мгновенная полоса, более узкая, чем рабочая полоса в обычном радиолокационном приложении.

Рисунок 2. Идеальный спектр радиолокационного сигнала до и после взятия отсчётов.
Рисунок 2. Идеальный спектр радиолокационного сигнала до и после взятия отсчётов.


Для предотвращения или снижения нелинейности внутри диапазона АЦП частота дискретизации может достигать значений, вдвое превышающих полезную частоту сигнала. Возможный сценарий изображен на рисунке 3, где полученный сигнал имеет частоту порядка сотен мегагерц и дискретизируется с частотой порядка гигагерц. Кроме того, высокая частота дискретизации снижает спектральную плотность шума (и повышает динамический диапазон) АЦП. [4]


Рисунок 3. Реальный спектр дискритезированного сигнала с интермодуляционными составляющими из-за нелинейной работы АЦП.
Рисунок 3. Реальный спектр дискритезированного сигнала
с интермодуляционными составляющими из-за нелинейной работы АЦП.


При выполнении алгоритма цифрового преобразования с понижением частоты (англ. Digital Down Conversion, DDC) в режиме реального времени на РЛС (см. рисунок 4) тактовые импульсы ПЛИС должны быть такими же, как и на АЦП: поскольку ТЧ на коммерческих устройствах с ПЛИС обычно не превышает 500 МГ, стандартная обработка в режиме реального времени становится реальным ограничением для работы полностью цифрового приемника широкополосного сигнала. В данной статье предлагается инновационный алгоритм преобразования с понижением частоты для преодоления этого ограничения.


Рисунок 4. Стандартная цифровая архитектура преобразования сигнала с понижением частоты.
Рисунок 4. Стандартная цифровая архитектура преобразования сигнала с понижением частоты.



Инновационный алгоритм преобразования с понижением частоты для широкополосного полностью цифрового приёмника: пример практического применения
На рисунке 4 представлена стандартная архитектура для алгоритма преобразования с понижением частоты. Посредством двух гетеродинов с цифровым управлением (синфазные и квадратурные гетеродины, I/Q) вся рабочая полоса РЛС смещается к основной полосе, после чего производится первое прореживание (КИХ-фильтр (англ. Finite Impulse Response, FIR – конечная импульсная характеристика) + прореживание) для сокращения вычислительных затрат. На узкополосных РЛС цифровая настройка используется для выборки мгновенной полосы в рабочей, затем выполняются фильтрация и прореживание для устранения сигналов вне полосы, а также снижения мощности шума.

Выделенная серым область на рисунке 4 показывает, как должна работать ПЛИС в режиме реального времени с ТЧ, как у АЦП, что делает метод невозможным при частоте дискретизации порядка гигагерц. Представленный алгоритм основан на альтернативной архитектуре для изображенной на рисунке 4 «серой области» и позволяет обрабатывать сигнал с ТЧ ПЛИС ниже частоты дискретизации АЦП.

Начальная точка алгоритма – создание стандартного преобразования с понижением частоты, в котором определены частота дискретизации АЦП (fc), значение частоты гетеродина с цифровым управлением, КИХ-фильтрация и частота прореживания основной полосы (fdec). Далее после определения рабочей частоты ПЛИС параллельно осуществляется работа двух гетеродинов с цифровым управлением и фильтрация. На структурной схеме, изображенной на рисунке 5, изображен верхний уровень архитектуры.

Рисунок 5. Структурная схема инновационного алгоритма на базе параллельной архитектуры
Рисунок 5. Структурная схема инновационного алгоритма на базе параллельной архитектуры
с КИХ-фильтрами, где r и k – переменные, зависящие от fПЛИС и fdec.


В качестве примера для описываемого алгоритма параллельного преобразования с понижением частоты принимаем частоту дискретизации АЦП 5 ГГц с 12 битами вертикального разрешения и полосой в 500 МГц с несущей в C-диапазоне: это параметры действующего широкополосного полностью цифрового приемника (см. рисунок 1).

В данном примере параллельная архитектура реализуется с помощью ТЧ ПЛИС fПЛИС = 312,5 МГц, частота прореживания fdec = 1,25 ГГц.

Преобразователь в последовательную/параллельную форму (сериализация/десериализация) на рисунке 5 отделяет отсчёты от входного сигнала, поступающего с АЦП, при 5 GSPS 16 потоками с 312,5 MSPS. Частота цифровых гетеродинов – 625 МГц. Сценарий для данных частот представлен на рисунке 6.


Рисунок 6. Рассматриваемый случай: спектр сигналов после дискретизации на АЦП и после широкополосного преобразования с понижением частоты.
Рисунок 6. Рассматриваемый случай: спектр сигналов после дискретизации на АЦП
и после широкополосного преобразования с понижением частоты.


Важным вопросом, касающимся алгоритма, является разработка КИХ-ФНЧ (англ. Low Pass FIR), который должен работать с полосой от – 125 до 375 МГц и удаление частот по зеркальному каналу от – 1625 до – 1125 МГц. Кроме того, разработка таких фильтров должна соответствовать прореживанию на выходе (1,25 GSPS). На рисунке 7 показана АЧХ разработанного фильтра.


Рисунок 7. АЧХ разработанного КИХ-ФНЧ.
Рисунок 7. АЧХ разработанного КИХ-ФНЧ.


Полоса пропускания составляет 380 МГц, полоса затухания – 675 МГц, внеполосные возмущения – 95 дБн. Порядок равен 64. Фильтр представляет стандартную архитектуру КИХ-фильтрации (см. рисунок 8).

Начиная с первичного КИХ-фильтра, можно рассчитать все КИХ параллельной архитектуры, представленной на рисунке 5.

В приведённом примере параллельная архитектура предоставляет 4 выхода, каждый из которых работает на частоте fПЛИС = 312,5 МГц с возможным чередованием синфазных и квадратурных компонентов на частоте fdec = 1,25 ГГц:


I = [I1, I2, I3, I4,] (1)
Q = [Q1, Q2, Q3, Q4,] (2)

Блоки цифровой настройки и конечных КИХ-фильтрации и прореживаний, представленные на рисунке 4, установлены для выбора необходимого узкополосного сигнала и его смещения на базовую частоту. Несмотря на нестандартность разработки, это не является объектом изучения данной статьи.


Рисунок 8. Архитектура КИХ-фильтра.
Рисунок 8. Архитектура КИХ-фильтра.


Сравнительный анализ стандартного преобразования и инновационного цифрового с понижением частоты для рассматриваемого случая
Для проверки функциональности предложенного алгоритма необходимо провести имитационное моделирование. Стандартная и параллельная архитектура с одинаковым входным сигналом были реализованы с помощью среды MatLab, затем был проведен сравнительный анализ выходных сигналов. Принцип анализа проведен на рисунке 9.


Рисунок 9. Алгоритм моделирования.
Рисунок 9. Алгоритм моделирования.


В качестве входного сигнала используется незатухающая гармоническая волна с тепловым шумом. Согласно исследованию, частота несущей находится в полосе [500÷1000] МГц после дискретизации АЦП с 5 GSPS. Цифровые гетеродины блокируются при частоте 625 МГц. КИХ и АЧХ, представленные на рисунке 10, которые использовались в стандартном преобразовании, начиная с КИХ-фильтров, рассчитывались и для параллельной архитектуры. Архитектура имитирует работу ПЛИС на 312,5 МГц, выдавая синфазный и квадратурный сигнал при 1,25 GSPS.


Рисунок 10. Входной сигнал незатухающей волной с частотой 500 МГц, продискретизированный при 5 GSPS; разрешение БПФ 10 кГц.
Рисунок 10. Входной сигнал незатухающей волной с частотой 500 МГц,
продискретизированный при 5 GSPS; разрешение БПФ 10 кГц.


На рисунках 11 и 12 изображены результаты на выходе стандартной и параллельной архитектур, соответственно.


Рисунок 11. Выходной сигнал после стандартного преобразования с понижением частоты: сигнал устанавливается на -125 МГц; разрешение БПФ 10 кГц.
Рисунок 11. Выходной сигнал после стандартного преобразования
с понижением частоты: сигнал устанавливается на -125 МГц; разрешение БПФ 10 кГц.

Рисунок 12. Выходной сигнал после параллельного алгоритма преобразования с понижением частоты: сигнал устанавливается на -125 МГц; разрешение БПФ 10 кГц.
Рисунок 12. Выходной сигнал после параллельного алгоритма преобразования
с понижением частоты: сигнал устанавливается на -125 МГц; разрешение БПФ 10 кГц.


На рисунке 13 показана разница амплитуд на выходе с быстрым преобразованием Фурье (БПФ), т.е. две архитектуры (стандартная и параллельная) фактически дают одинаковые результаты.


Рисунок 13. Разница амплитуд двух сигналов после БПФ: разрешение БПФ 10 кГц.
Рисунок 13. Разница амплитуд двух сигналов после БПФ: разрешение БПФ 10 кГц.



Для краткости изложения в статье приводится всего два случая, но осуществляется несколько имитаций для различных входных незатухающих сигналов в необходимой полосе, для которых стандартное и параллельное преобразования с понижением частоты показали одинаковые результаты.

Рисунок 14. Входной сигнал незатухающей волной с частотой 1000 МГц, продискретизированный при 5 GSPS; разрешение БПФ 10 кГц.
Рисунок 14. Входной сигнал незатухающей волной с частотой 1000 МГц,
продискретизированный при 5 GSPS; разрешение БПФ 10 кГц.

Рисунок 15. Выходной сигнал после стандартного преобразования с понижением частоты: сигнал устанавливается на 375 МГц; разрешение БПФ 10 кГц.
Рисунок 15. Выходной сигнал после стандартного преобразования с понижением частоты:
сигнал устанавливается на 375 МГц; разрешение БПФ 10 кГц.


Рисунок 16. Выходной сигнал после параллельного алгоритма преобразования с понижением частоты: сигнал устанавливается на 375 МГц; разрешение БПФ 10 кГц.
Рисунок 16. Выходной сигнал после параллельного алгоритма преобразования
с понижением частоты: сигнал устанавливается на 375 МГц; разрешение БПФ 10 кГц.

Рисунок 17. Разница амплитуд двух сигналов после БПФ: разрешение БПФ 10 кГц.
Рисунок 17. Разница амплитуд двух сигналов после БПФ: разрешение БПФ 10 кГц.



Инновационный проект преобразования с использованием System Generator Xilinx
Предложенный алгоритм реализован с помощью System Generator, инструментом для высокоуровневого синтаксиса (англ. High Level Synthesis, HLS), предоставленного Xilinx [5]. Vivado HLS использовалось для оценки использования ресурсов ПЛИС, рассеивания мощности и соблюдение временных ограничений при синхронизации.

Предполагается использование ПЛИС Xilinx Kintex7 XC7K325T2FFG900C.

На рисунке 18 представлен разработка System Generator для параллельной архитектуры, соответствующая рассматриваемому случаю с учетом fПЛИС = 312,5 МГц и 8 потоков данных на выходе (по 4 потока на квадратурные и синфазные составляющие сигнала). Задержка при обработке (первая выборка первых отсчётов) составляет несколько десятков отсчётов при 312,5 МГц.

Использование ресурсов выбранного ПЛИС отображено в таблице 1.


Таблица 1. Использование ресурсов Xilinx Kintex7 XC7K325T2FFG900C.


Используется ресурсов Коэффициент использования, %
LUT 12468 6
LUTRAM 6000 9
FF 27392 7
DSP 592 70
BUFG 1 3

Рисунок 18. System Generator для предложенного алгоритма.
Рисунок 18. System Generator для предложенного алгоритма.


Для оценки рассеивания мощности в предложенной архитектуре используется векторный метод [6]. При температуре окружающей среды в 50°С и максимальной загрузке не учитываются обдув воздушным потоком и теплоотвод. Результаты приведены на рисунке 19.

Рисунок 19. Результаты векторного анализа мощности для выбранной ПЛИС с помощью Vivado VHDL.

Рисунок 19. Результаты векторного анализа мощности для выбранной ПЛИС с помощью Vivado VHDL.


Реализация предложенного алгоритма на данной ПЛИС представлена на рисунке 20. Результаты временного анализа ПЛИС представлены на рисунке 21.


Рисунок 20. Реализация параллельной архитектуры преобразования с понижением частоты на ПЛИС Kintex7: зеленые области показывают задействованные ресурсы ПЛИС.
Рисунок 20. Реализация параллельной архитектуры преобразования с понижением частоты на ПЛИС Kintex7:
зеленые области показывают задействованные ресурсы ПЛИС.


Рисунок 21. Результаты времени синхронизации ПЛИС для предложенного алгоритма преобразования с понижением частоты.
Рисунок 21. Результаты времени синхронизации ПЛИС
для предложенного алгоритма преобразования с понижением частоты.


Заключение
Благодаря предлагаемой параллельной архитектуре стала возможна обработка широкополосных сигналов с частотой обработки ниже частоты Найквиста, что позволяет использовать коммерческие ПЛИС для обработки в реальном времени.

Такая архитектура – ключевое решение для РЛС с полностью цифровым широкополосным приёмником, где больше не требуется супергетеродин: параллельная архитектура может использоваться как цифровой интерфейс для преобразования широкополосных сигналов с понижением частоты (обработка всей рабочей полосы), затем для извлечения необходимой мгновенной полосы сигнала применяются цифровая настройка и выборка.

Кроме того, благодаря возможности управления широкополосными сигналами предложенная архитектура также может использоваться в коммуникационных приложениях и для ведения РЭБ.



Литература
  1. U. Jayamohan, "Not Your Grandfather’s ADC: RF Sampling ADCs Offer Advantages," 2015.
  2. "RF Sampling S-Band Radar Receivers," Texas Instruments Design, 2016.
  3. J. G. Proakis and D. K. Manolakis, "Digital Signal Processing: Principles, Algorithms and Application," 4th Edition, Pearson, 2006.
  4. "Mixed-Signal and DSP Design Techniques," Analog Devices, 2002.
  5. "Model-Based DSP Design Using System Generator, UG897," Xilinx, 2016.
  6. "Power Analysis and Optimization, UG907," Xilinx, 2015.

Источник: http://www.microwavejournal.com/articles/29569-innovative-algorithm-for-wide-band-digital-signal-processing-in-modern-aesa-radar-architecture


Теги: РЛС, алгоритмы обработки сигналов, быстрое преобразование Фурье, ПЛИС, FPGA