Создан парсер VHDL и SystemVerilog, способный отлаживать не законченный код

Создание «железа», в отличии от создания софта — отлаженный и инертный процесс, любые новшества встречают жесткое сопротивление, т. к. цена ошибки намного выше (переделать устройство намного дороже, чем переписать ПО).

Однако, недавно разработчики микроконтроллеров применили подход программистов в отладке: они создали парсер VHDL и SystemVerilog, способный отлаживать не законченный код. Существовавшие до этого парсеры требовали 100% завершенности кода перед его проверкой на ошибки и не были способны проверять отдельные куски.

Источник http://semiengineering.com/sigasi-cleaner-vhdl-and-systemverilog/